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CPC4MB RAM Erweiterung

Durch diese interne Erweiterung bekommt ihr CPC insgesamt 4160kB RAM. Das Erweiterungs-RAM ist in 64 Bänke von jeweils 64kB eingeteilt. Die RAM-Karte ist zu den 512 KB RAM-Erweiterungen von DK'Tronics, Inicron und Dobbertin kompatibel, so lange das RAM mittels I/O-Port &7Fxx selektiert wird.

Die Bank-Nummer wird durch die drei Adressleitungen A8, A9, A10 und die drei Bits D3, D4, D5 bestimmt. Dies geschieht durch den Wert, der nach Port #7xxx (bzw. #78xx, #79xx, #7Axx, #7Bxx, #7Cxx, #7Dxx, #7Exx, #7Fxx) geOUTet wird.

OUT %01111bbbxxxxxxxx,%11bbbccc

Im obigen Format symbolisieren die sechs Bits "bbb" und "bbb" die Bank-Nummer 0..63, die drei Bits "ccc" wählen die RAM-Konfiguration. Und die x-Bits müssen auf einen Wert zwischen 0 und 255 gesetzt werden, um mögliche Konflikte zu vermeiden.

Software

Diese 4 MB Erweiterung wird ab FutureOS Version .8 unterstützt.

Hardware

Die Erweiterung besteht aus drei Platinen, einen Logik-Chip und ein OG Gatter, bestehend aus 2 NPN Transistoren und einem Wiederstand. Die zwei Platinen ersetzt die interne Bank 2 des 6128 und enthält 4 MB D-RAM. Die dritte Platine sitzt unterhalb des Z80 und verwaltet das Umschalten der 64 KB Bänke. Die Platinen sind mittels 2×3 Drähten verbunden.

Kontrollsignale für Erweiterungs-RAM: /RAS1' und /CAS1' werden von Kontrollsignalen für Bank 2: /RAS1 und /CAS1 generiert.

Der 74LS153 generiert zwei Signale. Das erste /CAS1' wird für den Speicherzugriff und den RAM-Refresh genutzt. Das zweite ist /244, es öffnet den Puffer des 74LS244 während des Schreibens.

Das /CAS1' ist 0 während der Z80CPU Refresh-Zyklen (/RFSH=0). Während eines Schreibzugriff auf das neue RAM ist die fallende Flanke von /CAS1' um ca. 80-100ns verzögert, im Vergleich zu /CAS1, das vom PAL Chip generiert wird. Denn es muss darauf gewartet werden, dass /WE auf 0 gesetzt wird. Während des Lesens spielt die Verzögerung keine Rolle.

Das /244 öffnet den 74LS244 Puffer während in den Speicher geschrieben wird (/CAS1=0 und /WE=0). Dies ist der Fall, da der neue Speicher - im Gegensatz zu 4164 RAMs - keine separaten Eingabe- und Ausgabe-Leitungen besitzt. Das OR Gatter, bestehend aus zwei NPN Transistoren und einem Wiederstand, erzwingt /RAS1' auf 1 wenn /RAS=1 oder /MREQ=1. Während des Lesens oder Schreibens von RAM wird /MREQ auf 0 gesetzt und lediglich /RAS ist von Bedeutung. Allerdings zwingt /MREQ=1 das Signal von /RAS1' während des Refresh-Zyklus auf 1. Zusammen mit /CAS1' wird also ein korrektes CBR Refresh erzeugt.


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cpc4mb2.jpg 158.8kB (2006-06-27 18:24)
CPC6128 board prepared for upgrade - three upgrade boards are removed.
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CPC6128 board upgraded with CPC4MB - 4MB RAM for CPC. Z80CPU is removed for better view.
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First board version of 4MB RAM upgrade for Amstrad CPC. Eagle and Tango PCB data files.
cpc4mb-r.png 4.6kB (2005-04-01 04:52)
See the CPC4MB CBR memory refreshment cycles inside Amstrad CPC. Vertical lines separate Z80CPU instruction cycles.
cpc-t.png 4.4kB (2005-04-01 04:51)
See the memory access cycles inside Amstrad CPC. Vertical lines separate Z80CPU instruction cycles.

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